Kaj je Half Subtractor: Circuit using Logic Gates

Na področju elektronike je najpomembnejši koncept, na katerem deluje vsak sestavni del, „ Logična vrata “. Ker se koncept logičnih vrat izvaja v vseh funkcionalnostih, kot so integrirana vezja, senzorji, preklopni namen, mikrokrmilniki in procesorji, šifriranje in dešifriranje ter drugi. Poleg teh obstajajo tudi številne aplikacije Logic Gates. Obstaja veliko vrst logičnih vrat, kot so Adder, Subtractor, Full Seštevalnik , Polni odštevalnik, pol odštevalnik in mnogi drugi. Torej, ta članek vsebuje zbirne informacije o polovično odštevalno vezje , tabela resnic na pol odštevalnika in sorodni koncepti.

Kaj je Half Subtractor?

Preden se pogovorimo o polovičnem odštevalniku, moramo poznati binarno odštevanje. Pri binarnem odštevanju je postopek odštevanja podoben aritmetičnemu odštevanju. Pri aritmetičnem odštevanju se uporablja osnovni sistem številk 2, pri binarnem odštevanju pa se za odštevanje uporabljajo binarna števila. Rezultate lahko označimo z razliko in si izposodimo.

Polovica odštevalnika je najpomembnejša kombinacijsko logično vezje ki se uporablja v digitalna elektronika . V bistvu gre za elektronsko napravo ali drugače povedano lahko rečemo kot logično vezje. To vezje se uporablja za odštevanje dveh binarnih številk. V prejšnjem članku smo že razpravljali koncepti pol seštevalnika in polnega seštevalnika ki za izračun uporablja binarna števila. Podobno vezje odštevalnika za odštevanje uporablja binarna števila (0,1). Vezje polovičnega odštevalnika je mogoče zgraditi z dvema logična vrata, in sicer vrata NAND in EX-OR . To vezje daje dva elementa, kot sta razlika in izposoja.

Kot pri binarnem odštevanju je glavna številka 1, lahko ustvarimo izposojo, medtem ko je odštevek 1 boljši od minuenda 0 in zaradi tega bo treba izposojati. Naslednji primer podaja binarno odštevanje dveh binarnih bitov.

V zgornjem odštevanju lahko dve števki predstavimo z A in B. Ti dve števki lahko odštejemo in dobimo nastali bit kot razliko in izposojo.

Ko opazimo prvi dve in četrto vrstico, je razlika med njimi, potem je razlika in izposoja podobna, ker je odštevanje manjše od minuenda. Podobno se pri opazovanju tretje vrstice odšteje vrednost minus. Torej sta razlika in izposojeni bit enaka 1, ker je številka odštevanja boljša od številke minuend.

To kombinacijsko vezje je bistveno orodje za vse vrste digitalno vezje poznati možne kombinacije vhodov in izhodov. Če ima na primer odštevalnik dva vhoda, bodo izhodni izhodi štirje. O / p polovičnega odštevalnika je omenjen v spodnji tabeli, ki bo pomenila tudi bit razlike in izposojeni bit. Razlago tabele resničnosti vezja lahko naredite z uporabo logičnih vrat, kot so logična vrata EX-OR in AND, ki jim sledi NOT gate.

Reševanje tabele resnic z uporabo K-zemljevid je prikazano spodaj.

pol odštevalnik k zemljevid

The polovični izraz odštevalnika z uporabo tabele resnic in K-zemljevida lahko dobimo kot

Razlika (D) = ( x’y + xy ')

= x ⊕ y
Izposoja (B) = x’y

Logično vezje

The pol odštevalnik logično vezje je mogoče razložiti z uporabo logičnih vrat:

• 1 vrata XOR
• 1 NE vrata
• 1 IN vrata

Zastopanje je

Logično vezje pol odštevalnika

Blok diagram polovičnega odštevalnika

Blokovni diagram polovičnega odštevalnika je prikazan zgoraj. Zahteva dva vhoda in dva izhoda. Tu so vhodi predstavljeni z A&B, izhodi pa so razlika in izposoja.

Zgornje vezje je mogoče zasnovati z vrati EX-OR & NAND. Tu lahko vrata NAND zgradite z uporabo vrat AND in NOT. Torej potrebujemo tri logična vrata za izdelavo polovice odštevalnega vezja, in sicer vrata EX-OR, NOT gate in NAND gate.

Kombinacija vrat AND in NOT ustvari drugačna kombinirana vrata z imenom NAND Gate. Izhod vrat Ex-OR bo bit razlike, izhod NAND vrat pa bo bit Izposoja za iste vhode A&B.

AND-Gate

Vrata AND so ena vrsta digitalnih logičnih vrat z več vhodi in enim izhodom in na podlagi kombinacij vhodov izvedejo logično povezavo. Ko so vsi vhodi teh vrat visoki, bo izhod visok, sicer bo izhod nizek. Logični diagram vrat AND s tabelo resnic je prikazan spodaj.

IN Tabela vrat in resnice

NE Vrata

NOT-vrata so ena vrsta digitalnih logičnih vrat z enim vhodom in na podlagi vhoda se bo izhod obrnil. Na primer, če je vhod vrat NOT visok, bo izhod nizek. Logični diagram NOT-gate s tabelo resnic je prikazan spodaj. Z uporabo te vrste logičnih vrat lahko izvedemo vrata NAND in NOR.

NE Tabela vrat in resnice

Ex-OR Gate

Vrata Exclusive-OR ali EX-OR so ena vrsta digitalnih logičnih vrat z 2 vhodoma in enim izhodom. Delovanje teh logičnih vrat je odvisno od vrat OR. Če je kdo od vhodov teh vrat visok, bo izhod vrat EX-OR visok. Tabela simbolov in resnice EX-OR je prikazana spodaj.

Tabela vrat in resnice XOR

Polovica odštevalnega vezja z Nand Gateom

Načrtovanje odštevalnika lahko izvede z uporabo logičnih vrat kot vrata NAND in vrata Ex-OR. Da bi oblikovali to polovično odštevalno vezje, moramo poznati dva koncepta, in sicer razliko in izposojo.

Polovica odštevalnega vezja z Nand Gateom

Če opazujemo previdno, je dokaj jasno, da je raznolikost operacij, izvedenih s tem vezjem, ki je natančno povezana z operacijo vrat EX-OR. Zato lahko preprosto uporabimo vrata EX-OR za spreminjanje. Na enak način lahko izposojo, ki jo proizvede vezje s polovičnim seštevalnikom, preprosto dosežemo z uporabo mešanice logičnih vrat, kot sta AND-gate in NOT-gate.

Ta HS je lahko zasnovan tudi z uporabo NOR vrat, kjer za gradnjo potrebuje 5 NOR vrat. Shema vezja na polovici odštevalnika z NOR vrati je prikazana kot:

Polovica odštevalnika, ki uporablja Nor Gates

Tabela resnice

Koda VHDL in Testbench

Koda VHDL za polovični odštevalec je razložena na naslednji način:

knjižnica IEEE

uporabite IEEE.STD_LOGIC_1164.ALL

uporabite IEEE.STD_LOGIC_ARITH.ALL

uporabite IEEE.STD_LOGIC_UNSIGNED.ALL

entiteta Half_Sub1 je

Vrata (a: v STD_LOGIC

b: v STD_LOGIC

HS_Diff: ven STD_LOGIC

HS_Jutri: ven STD_LOGIC)

konec Half_Sub1

vedenje arhitekture Half_Sub1 je

začeti

HS_Diff<=a xor b

HS_Jutri<=(not a) and b

The koda preskusne mize za HS je razloženo kot spodaj:

KNJIŽNICA IEEE

UPORABITE ieee.std_logic_1164.ALL

ENTITY HS_tb JE

KONEC HS_tb

ARHITEKTURA HS_tb OD HS_tb JE

KOMPONENTA HS

PORT (a: IN std_logic

b: IN std_logic

HS_Diff: OUT std_logic

HS_Borrow: OUT std_logic

)

KONČNA KOMPONENTA

signal a: std_logic: = '0'

signal b: std_logic: = '0'

signal HS_Diff: std_logic

signal HS_Borrow: std_logic

ZAČETI

novo: HS PORT MAP (

a => a,

b => b,

HS_Diff => HS_Diff,

HS_posojanje => HS_posojanje

)

stim_proc: postopek

začeti

do<= ‘0’

b<= ‘0’

počakajte 30 ns

do<= ‘0’

b<= ‘1’

počakajte 30 ns

do<= ‘1’

b<= ‘0’

počakajte 30 ns

do<= ‘1’

b<= ‘1’

počakaj

konča postopek

KONEC

Popolni odštevalnik z uporabo polovičnega odštevalnika

Popolni odštevalnik je kombinacijska naprava, ki upravlja funkcijo odštevanja z uporabo dveh bitov in je v minusu in vštevanju. Vezje upošteva izposojo prejšnjega izhoda in ima tri vhode z dvema izhodoma. Trije vhodi so minuend, subtrahend in input, prejet iz prejšnjega izhoda, ki je izposojen, dva izhoda pa sta razlika in izposoja.

Celoten logični diagram odštevalnika

Tabela resnic za polni odštevalnik je

Z zgornjo tabelo resnic je v nadaljevanju prikazan diagram logičnih diagramov oglasnih vezij za izvajanje celotnega odštevalnika z uporabo polovičnih odštevalnikov:

Popolni odštevalnik z uporabo HS

Prednosti in omejitve polovičnega odštevalnika

Prednosti polovičnega odštevalnika so:

• Izvedba in izdelava tega vezja je preprosta in enostavna
• To vezje porabi minimalno moč pri digitalni obdelavi signala
• računske funkcionalnosti je mogoče izvajati pri izboljšanih hitrostih

Omejitve tega kombinacijskega vezja so:

Čeprav obstajajo obsežne aplikacije polovičnega odštevalnika pri številnih operacijah in funkcionalnostih, obstaja malo omejitev, in sicer:

• Polovična odštevalna vezja ne bodo sprejemala 'izposoje' iz prejšnjih izhodov, če je to ključna pomanjkljivost tega vezja
• Ker veliko aplikacij v realnem času deluje na odštevanje številnega števila bitov, polovične naprave za odštevanje nimajo možnosti odštevanja številnih bitov

Uporabe Half Subtractor

Aplikacije polovičnega odštevalnika vključujejo naslednje.

• Polovica odštevalnika se uporablja za zmanjšanje sile zvočnih ali radijskih signalov
• Lahko je uporabljajo v ojačevalnikih za zmanjšanje popačenja zvoka
• Polovica odštevalnika je uporablja se v ALU procesorja
• Uporablja se lahko za povečanje in zmanjšanje operaterjev in tudi izračuna naslove
• Polovica odštevalnika se uporablja za odštevanje najmanj pomembnih številk stolpcev. Za odštevanje večmestnih števil se lahko uporablja za LSB.

Zato lahko iz zgornje teorije polovice odštevalnikov končno zaključimo, da lahko z uporabo tega vezja od enega binarnega bita odštejemo drugega, da dobimo izhode, kot sta Difference in Borrow. Podobno lahko oblikujemo polovični odštevalnik s pomočjo vezja NAND in NOR. Drugi koncepti, ki jih je treba poznati, so tisto, kar je polovica odštevalnika verilog koda in kako je mogoče sestaviti shematski diagram RTL?